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MC100LVEP14: 2.5 V / 3.3 V 1:5 Differential ECL/PECL/HSTL Clock / Data Fanout Buffer

Overview
Specifications
Packages
Datasheet: 2.5V / 3.3V 1:5 Differential ECL/PECL/HSTL Clock Driver
Rev. 14 (90kB)
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GreenPoint®デザイン・ツール
Product Overview
製品説明
The MC100LVEP14 is a low skew 1 to 5 differential driver, designed with clock distribution in mind, accepting two clock sources into an input multiplexer. The ECL/PECL input signals can be either differential or single-ended (if the VBB output is used). HSTL inputs can be used when the LVEP14 is operating under PECL conditions.
特長
 
  • 100 ps Device-to-Device Skew
  • 25 ps Within Device Skew
  • 400 ps Typical Propagation Delay
  • Maximum Frequency > 2 GHz Typical
  • PECL and HSTL Mode: VCC = 2.375 V to 3.8 V with VEE = 0 V
  • NECL Mode: VCC = 0 V with VEE = -2.375 V to -3.8 V
  • LVDS Input Compatible
  • Open Input Default State
技術資料 & デザイン・リソース
アプリケーション ノート (15) データシート (1)
シミュレーション・モデル (3) パッケージ図 (1)
供給状況 & サンプル
製品
状態
Compliance
内容
外形
MSL*
梱包形態
予算 価格/Unit
タイプ
Case Outline
タイプ
数量
MC100LVEP14DTG Active
Pb-free
Halide free
2.5 V / 3.3 V 1:5 Differential ECL/PECL/HSTL Clock / Data Fanout Buffer TSSOP-20 948E-02 1 Tube 75 Contact Sales Office
MC100LVEP14DTR2G Active
Pb-free
Halide free
2.5 V / 3.3 V 1:5 Differential ECL/PECL/HSTL Clock / Data Fanout Buffer TSSOP-20 948E-02 1 Tape and Reel 2500 Contact Sales Office
面実装デバイスためのモイスチャー・レベル(260°Cリフローでの鉛フリー測定、235°Cリフローでの鉛フリー以外測定)
マーケットリードタイム(週) : 2 to 4
Arrow   (2016-07-29 22:47) : 2743
Avnet   (2016-07-28 00:00) : >1K
Chip1Stop   (2016-07-28 00:00) : <1K
Digikey   (2016-07-28 00:00) : <1K
FutureElectronics   (2016-07-28 00:00) : <1K
Mouser   (2016-07-28 00:00) : <1K
マーケットリードタイム(週) : 2 to 4
Arrow   (2016-07-29 22:47) : 5000
Digikey   (2016-07-28 00:00) : >1K
Datasheet: 2.5V / 3.3V 1:5 Differential ECL/PECL/HSTL Clock Driver
Rev. 14 (90kB)
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GreenPoint®デザイン・ツール
Product Overview

Product Compliance Status Description Type Channels Input / Output Ratio Input Level Output Level VCC Typ (V) tJitterRMS Typ (ps) tskew(o-o) Max (ps) tpd Typ (ns) tR & tF Max (ps) fmaxClock Typ (MHz) fmaxData Typ (Mbps) Package Type
Pb-free
Halide free
 Active     2.5 V / 3.3 V 1:5 Differential ECL/PECL/HSTL Clock / Data Fanout Buffer 
Buffer
1
2:1:5
HSTL
CML
ECL
LVDS
ECL
2.5
3.3
0.181
25
0.4
225
2000
 
TSSOP-20
Pb-free
Halide free
 Active     2.5 V / 3.3 V 1:5 Differential ECL/PECL/HSTL Clock / Data Fanout Buffer 
Buffer
1
2:1:5
LVDS
HSTL
CML
ECL
ECL
3.3
2.5
0.181
25
0.4
225
2000
 
TSSOP-20
Datasheet: 2.5V / 3.3V 1:5 Differential ECL/PECL/HSTL Clock Driver
Rev. 14 (90kB)
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948E-02   
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NB3N4666C  Quad LVCMOS Differential Line Receiver Translator

  • Data rates up to 400 Mbps at 200 MHz
  • High impedance outputs when disabled to minimize power loss
  • Supports open, short, and terminated input fail-safes