Drivers & Fanout Buffers | NB100LVEP221

クロック / データ・ファンアウト・バッファ、2

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Overview

NB100LVEP221 は低スキュー 2:1:20 差動ドライバで、クロック分散を念頭に置いて設計され、2 つのクロック・ソースを 1 つの入力マルチプレクサで受け付けます。この 2 つのクロック入力が差動 ECL/PECL です。CLK1/CLK1bar は、HSTL 信号レベルも受信できます。LVPECL 入力信号は、差動またはシングル・エンド (VBB 出力が使用されている場合) のどちらかです。LVEP221 は、特に低出力間スキューを保証します。最適な設計、レイアウト、処理により、デバイス内およびデバイス間でのスキューが最小限に抑えられます。最も厳密なスキューを確保するには、使用されている出力が 1 個でも、両側の差動出力を (理想的には 50 オームに) 終端する必要があります。出力ペアが使用されない場合、スキューに影響を与えずに両出力をオープンのままにできます (終端しません)。NB100LVEP221 は、他のほとんどの ECL デバイスと同様に、LVPECL モードで正の VCC 電源から動作できます。これにより、LVEP221 を使用して、+3.3 V または +2.5 V システムで高性能なクロック分配を行うことができます。PECL 環境では、追加の電源を必要としないため、通常、シリーズまたはテブナン・ライン終端が使用されます。PECL 終端の詳細については、設計者はアプリケーション・ノート AND8020/D を参照してください。内部生成電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド LVPECL 入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB が AC 結合入力を再バイアスすることもできます。使用する場合は、0.01 uF キャパシタを介して VBB と VCC の結合を解除し、電流のソースまたはシンクを 0.5 mA に制限します。使用していないときは、VBB は必ずオープンのままにします。シングル・エンド CLK 入力動作は、LVPECL モードで VCC >/= 3.0 V、NECL モードで VEE

  • Multiple Clock Sources
  • 15 ps Typical Output-to-Output Skew
  • 40 ps Typical Device-to-Device Skew
  • Jitter Less than 2 ps RMS
  • Maximum Frequency > 1.0 Ghz Typical
  • VBB Output
  • 540 ps Typical Propagation Delay
  • LVPECL and HSTL Mode Operating Range: VCC = 2.375 V to 3.8 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -2.375 V to -3.8 V
  • Q Output will Default Low with Inputs Open or at VEE

材料組成

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MSL Temp (°C)

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Type

Channels

Input / Output Ratio

Input Level

Output Level

VCC Typ (V)

tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

Reference Price

NB100LVEP221MNRG

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Pb

A

H

P

QFN-52

485M

2

260

REEL

2000

Y

Buffer

1

2:1:20

LVDS

ECL

3.3

1

50

0.59

300

1000

-

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