Arithmetic Functions | MC100EL38

5.0 V ECL ÷2、÷4、÷8 クロック生成チップ

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MC100EL38 は低スキュー 2 分割、4/6 分割クロック生成チップで、低スキュー・クロック生成アプリケーション向けに明示的に設計されています。この内部ディバイダは互いに同期するため、コモン出力端はすべて高精度に整合されます。このデバイスは差動またはシングルエンド ECL で駆動できますし、正電源を使用する場合、PECL 入力信号でも駆動できます。内部的に生成された電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB に AC 結合入力を再バイアスさせることもできます。使用する場合は、0.01 F キャパシタを介して VBB と VCC の結合を解除し、電流のソースまたはシンクを 0.5 mA に制限します。使用しない場合、 VBB を開いたままにしておく必要があります。コモン・イネーブル (ENbar) は、内部クロックがすでに LOW 状態の時にのみ内部ディバイダが有効化/無効化されるように同期します。これにより、デバイスが有効化/無効化される時、非同期制御により発生する可能性のあるラント・クロック・パルスが内部クロックで生成されないようにします。内部ラント・パルスが原因で、内部ディバイダ・ステージ間の同期が失われる可能性があります。内部イネーブル・フリップフロップは入力クロックの立ち下がりエッジでクロックされるため、すべての関連する仕様限界はクロック入力の負エッジにリファレンスされます。Phase_Out 出力は、2 で除算する出力と 4/ 6 で除算する出力の両方が LOW から HIGH に遷移するときはいつでも、1 クロック・サイクルの間、HIGH になります。この出力によりシステム内のクロック同期が可能です。スタートアップ時、内部フリップフロップはランダム状態に達するため、システムで複数の EL38 を使用している場合、同期を確保するためマスタ・リセット (MR) 入力をアサートする必要があります。EL38 を 1 つだけ使用しているシステムの場合、内部ディバイダ設計により、同期を確保するため、MR ピンを用いる必要はありません。

  • 50 ps Output-to-Output Skew
  • Synchronous Enable/Disable
  • Master Reset for Synchronization
  • ESD Protection: > 2 KV HBM, > 100 V MM
  • The 100 Series Contains Temperature Compensation
  • PECL Mode Operating Range: VCC = 4.2 V to 5.7 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -4.2 V to -5.7 V
  • Internal Input Pulldown Resistors on CLK, ENbar, MR, and DIVSEL
  • Q Output will Default LOW with Inputs Open or at VEE
  • Meets or Exceeds JEDEC Spec EIA/JESD78 IC Latchup Test
  • Flammability Rating: UL-94 code V-0 @ 1/8", Oxygen Index 28 to 34
  • Transistor Count = 388 devices
  • Pb-Free Packages are Available

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fMax Typ (MHz)

tpd Typ (ns)

tR & tF Max (ps)

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MC100EL38DWR2G

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H

P

SOIC-20W

751D-05

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ECL

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550

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