Enabling Energy Efficient Solutions

製品概要

C3/D3: 0.35 µm Process Technology

製品説明
オン・セミコンダクタのC3/D3プロセス・ファミリは、中程度の量のデジタル・ロジック(250 kゲートまで)を必要とするミックスド・シグナル・デザインに対する理想的な0.35 µm低コスト・ソリューションです。3.3 V動作に最適化されており、さらに5 V動作、高性能、低電力、およびミックスド・シグナル・デジタル・ライブラリ、およびポリ-ポリ・キャパシタ、ショットキ・ダイオード、高抵抗ポリなどのミックスド・シグナル機能を備えたデバイスも追加されています。C3/D3は各種ミックスド・シングナル・アプリケーションを実装するための柔軟性を提供します。

特長

  • 3~5層メタル・プロセス
  • ポリ-ポリ・キャパシタ
  • ショットキ・ダイオード
  • 高抵抗ポリ
  • オプションのブロッキングを持つサリサイド・プロセス
  • 5 Vデバイス(厚いゲート酸化膜)
  • 通常プロセスでの5 V耐圧I/O

プロセス特性

動作電圧 3.3 V、5 V
基板材料 P型、EPI
描画トランジスタ長 0.35 µm
ゲート酸化膜厚 7.0 nm/11.0 nm
コンタクト/ビア・サイズ 0.4 µm/0.5 µm
トップ・メタル厚 675 nm
コンタクテッド・メタル・ピッチ
メタル1 1.1 µm
メタル2-5 1.2 µm
メタル組成 AI/TiN

サンプル・プロセス・オプション

  マスク・レイヤ
1ポリ、3メタル 16
1ポリ、5メタル 20
2ポリ、3メタル、高信頼性ポリ 20
2ポリ、5メタル、高信頼性ポリ 24

デバイス特性

(値はすべて25℃時の標準値)

トランジスタ

Nチャネル 標準値 単位
Vt 0.5 V
Idsat 510 µA/µm

Pチャネル 標準値 単位
Vt -0.554 V
Idsat -259 µA/µm

厚型ゲート・トランジスタ

Nチャネル 標準値 単位
Vt 0.76 V
Idsat 470 µA/µm

Pチャネル 標準値 単位
Vt -0.95 V
Idsat -240 µA/µm
 

抵抗

  標準値 単位
ポリ 10 Ω/square
高信頼性ポリ 1000 Ω/square
N拡散 10 Ω/square
P拡散 10 Ω/square
Nウェル 1250 Ω/square

コンデンサー

  標準値 単位
ポリ-ポリ 0.9 fF/µm²

ダイオード

ショットキ・ダイオード 標準値 単位
面積 5.1 µm²
Id (Vf = 0.1 V) 0.05 µA
Id (Vf = 0.3 V) 2 µA
Id (Vf = 0.6 V) 175 µA

ライブラリ
(値はすべて3.3V、25℃時の標準値)

スタンダード・セル
超高集積コア・セル
pn sum: 2.0
2入力NAND(na21)の面積:38.88 µm
ゲート密度(na21 @ 100%利用率):25.72 k ゲート/mm²
スキャン・フロップ密度(スキャン・フロップ@ 100%利用率):3.215 k ff/mm²
平均電力(@ 3.3 V):0.604852 µW/MHz/ゲート
ミックスド・シグナル・コア・セル - ノイズ低減のために基板を分離
pn sum: 4.5
2入力NAND(na21)の面積:74.88 µm
ゲート密度(na21 @ 100%利用率):13.35 kゲート/mm²
スキャン・フロップ密度(スキャン・フロップ@ 100%利用率): 1.842 k ff/mm²
平均電力(@ 3.3 V):0.6074 µW/MHz/ゲート
5 V対応コア・セル - 厚膜ゲート・ロジック・デザイン
pn sum: 5.0
2入力NAND(na21)の面積:108 µm²
ゲート密度(na21 @ 100%利用率):9.259 kゲート/mm²
スキャン・フロップ密度(スキャン・フロップ@ 100%利用率):1.187 k ff/mm²
平均電力(@ 5.0 V):3.0553 µW/MHz/ゲート
コア・セル・レベル・シフタ
双方向:2セル、パッドHigh-コアLow、またはパッドLow-コアHigh
単方向:1セルをスピードに対して最適化、パッドHigh-コアLow

標準I/O
ファット・パッドI/Oライブラリ(コア制限デザイン用)
最大135 µmインライン・パッド・ピッチ
459.15 µmパッド高さ
トール・パッドI/Oライブラリ(コア制限デザイン用)
最大86 µmインライン・パッド・ピッチ
730 µmパッド高さ
5 V対応I/Oライブラリ - 厚膜ゲート・ロジック・デザイン
最大140.40 µmインライン・パッド・ピッチ
274.05 µmパッド高さ

メモリ・オプション

RAM
非同期型シングル・ポートSRAM*
35 µm²/ビット(64 Kビット・メモリ)
非同期型デュアル・ポートSRAM*
64 µm²/ビット(64 Kビット・メモリ)

ROM
非同期型拡散ROM*
5.4 µm²/ビット(64 Kビット・メモリ)
* コンパイル済み

不揮発性メモリ
EEPROM
差動ビット・セル(信頼性向上のための冗長性)
2 ms ライト
アレイ:最大1 kビット(32x32)、ベクタ:最大32ビット(1x32)
内部チャージ・ポンプ装備

CADツールの互換性

デジタル・デザイン
Synopsys Design Compiler
Cadence Verilog

アナログ・デザイン
Cadence DFII (4.4.6)
Spectre

配置・配線
Synopsys Apollo, Astro
Cadence Silicon Ensemble

物理的検証
Mentor Calibre

詳細については、www.onsemi.jpに掲載されている販売代理店にご連絡ください。