Enabling Energy Efficient Solutions

製品概要

I2T100: 0.7 µm プロセス・テクノロジ

製品説明
オン・セミコンダクタのインテリジェント・インタフェース・テクノロジ(I2T100)プロセスは、0.7 µm CMOSミックスド・シグナル・テクノロジで100Vの耐圧を提供します。さまざまなデバイスおよびプロセス・オプションにより、低・中・高耐圧回路を備えたミックスド・アナログ/デジタルの組み合わせにおいて、高度な柔軟性を提供します。

特長

  • 2~3層メタル・プロセス
  • フローティングNMOSおよびPMOSトランジスタ
  • 低スレッショルドPMOSトランジスタ
  • 中耐圧および高耐圧NDMOSトランジスタ
  • フローティング中耐圧および高耐圧NDMOS & PDMOSトランジスタ
  • 低耐圧、中耐圧、および高耐圧バイポーラ・トランジスタ
  • OTP用ツェナー・ザップ・ダイオード
  • 中抵抗および高抵抗ポリシリコン抵抗
  • 中耐圧および高耐圧フローティング・キャパシタ
  • 深くN+ドープされたガード・リング
  • オプションのEEPROM
  • 高温対応

プロセス特性

動作電圧 5.0 V
動作電圧 P-基板、ツイン・ウェル
描画トランジスタ長 0.7 µm
ゲート酸化膜厚 17.0/42.0 nm
コンタクト/ビア・サイズ 0.8 µm
コンタクテッド・ゲート・ピッチ 2.8 µm
トップ・メタル厚 900 nm
コンタクテッド・メタル・ピッチ
   メタル1(コンタクト/ビア) 2.8/2.6 µm
   メタル2(ビア1/ビア2) 3.0/3.6 µm
   メタル3(ビア2) 4.0 µm
金属組成 Al/Si/Cu
絶縁 LOCOS
ILD 平坦化 BPSG
IMD 平坦化 PECVD/SOG

サンプル・プロセス・オプション

  マスク・レイヤ
2メタル、NSINKER、HIPO、CAPA、低Vt pMOS 22
3メタル、NSINKER、HIPO、CAPA、低Vt pMOS 24

デバイス特性

(値はすべて25℃時の標準値)

低耐圧トランジスタ

NMOSトランジスタ 標準値 単位
Vt (20/0.7, 線形補間) 0.74 V
Vmax=Vbd 5.5 V
Ids (20/0.7, Vds=Vgs= 5 V) 358 µA/µm
PMOS トランジスタ
Vt (20/0.7, 線形補間) -0.95 V
Vmax=Vbd 5.5 V
Ids (20/0.7, Vds=Vgs= 5 V) -176 µA/µm
低Vt MOSトランジスタ
Vt (20/1.2, 線形補間) -0.78 V
Vmax=Vbd 5.5 V
Ids (20/1.2, Vds=Vgs= 5 V) -121 µA/µm

バイポーラ・トランジスタ

NPNフローティング@ 100 V Ae=5 µm² 面積=3529 µm² 標準値 単位
Hfe 60 -
Bvceo @ Ie=1 µA 25 V
Bvces min 60 V
Imax@142°C 0.3 mA
NPNフローティング@ 100 V Ae= 49 µm² 面積=4490 µm²
Hfe 40 -
Bvceo @ Ie=1 µA 25 V
Bvces min 60 V
Imax@142°C 2.7 mA
NPNフローティング@ 60 V Ae= 5 µm² 面積=1352 µm²
Hfe 58 -
Bvceo @ Ie=1 µA 25 V
Bvces min 60 V
Imax@142°C 0.96 mA
NPNフローティング@ 60 V Ae= 19 µm² 面積=3081 µm²
Hfe 45 -
Bvceo @ Ie=1 µA 25 V
Bvces min 25 V
Imax 1.2 mA
サブストレートPNP Ae= 460 µm² 面積=2289 µm², コレクタ接地
Hfe 22 -
Bvceo @ Ie=1 µA 30 V
Vbe 0.57 V
PNP フローティング@ 100 V 面積=1542 µm²
Hfe 700 -
Bvceo @ Ie=1 µA 5.5 V
Bvces min 5.5 V
Imax@142°C 0.3 mA
PNP 面積=5139 µm²
Hfe 800 -
Bvceo @ Ie=1 µA 25 V
Bvces min 40 V
Imax@142°C 0.3 mA
PNP 面積=98354 µm²
Hfe 880 -
Bvceo @ Ie=1 µA 25 V
Bvces min 80 V
Imax@142°C 0.3 mA

ダイオード

ポリ・ダイオード・パラメータ, W=2.2 µm 標準値 単位
BV 6.76 V
Imax (2.2 µm) ~300 µA
Ileak (2.2 µm) @-5 V ~90 µA
90 VフローティングHVダイオード 面積=6432 µm²
BV 90 V
Isub/Ia (Ia=2.4 mA) ~2 %
ツェナー・ダイオード最小ダイオード (3784 µm²)
BV 9.5 V
VbdモードでのRon 1560 Ω

キャパシタ(パラメータ@ 25°C)

ポリ/薄型ゲートOx/N++[CAPA] 標準値 単位
Cplate 0.75 fF/µm²
Vbd_max (フル・ライフタイム) 15 V
Pポリ/ポリ(中電圧フローティング)
Cplate 0.36 fF/µm²
Vbd_max (フル・ライフタイム) 30 V
メタル1/ポリ/メタル2 (高電圧フローティング)
Cplate 0.075 fF/µm²
Vbd_max (フル・ライフタイム) 100 V

抵抗

抵抗のタイプ 標準値 単位
高抵抗ポリ[HIPO] 1825 Ω/square
中抵抗ポリ[MOPO] 190 Ω/square
低抵抗ポリ[LOPO] 27 Ω/square
N-ウェル 1000 Ω/square
NtubでのPbody拡散 1250 Ω/square
P-ウェルでのN+拡散 67.5 Ω/square
N-ウェルでのP+拡散 96 Ω/square


 

高耐圧トランジスタ

フローティングNMOSトランジスタ@ 100 V 標準値 単位
Vt (20/0.7, 線形補間) 0.74 V
Vmax=Vfloat からP-基板 100 V
Vgsmax= Vbdmax 5.5 V
Ids (20/0.7, Vd=Vg= 5 V) 358 µA/µm
フローティングPMOSトランジスタ@ 100 V
Vt (25/0.7, 線形補間) -1.1 V
Vmax=Vfloat からP-基板 100 V
Vgsmax= Vbdmax -5.5 V
Ids (25/0.7, Vd=Vg= 5 V) -160 µA/µm
100 V NDMOS
Vt (W=40) 1 V
Vmax=Vbd 100 V
Vgsmax (フル・ライフタイム) 12 V
IDS (40/4, Vds=40 V, Vgs=4.0 V) 1210 µA
Ron*W 74 kΩ*µm
Ron*面積 1532 mΩ*mm²
30 V NDMOS (薄型Ox)
Vt (W=40) 0.67 V
Vmax=Vbd 30 V
Vgsmax (フル・ライフタイム) 5.5 V
IDS (40/4, Vds20V, Vgs=5.0 V) 4675 µA
Ron*W 31.8 kΩ*µm
Ron*面積 372 mΩ*mm²
30 V NDMOS (厚型Ox)
Vt (W=40) 1.03 V
Vmax=Vbd 30 V
Vgsmax (フル・ライフタイム) 12 V
IIDS (40/4, Vds=15 V, Vgs=4.0 V) 1450 µA/µm
Ron*W 22 kΩ*µm
Ron*面積 257 mΩ*mm²
100 V セルフアライン・フローティングNDMOS
Vt (W=40) 2.43 V
Vmax=Vbd 95 V
Vgsmax (フル・ライフタイム) 12 V
IDS (40/1.2, Vds=40 V, Vgs=5.0 V) 2050 µA/µm
Ron*W 33 kΩ*µm
Ron*面積 488 mΩ*mm²
60 V セルフアライン・フローティング NDMOS
Vt (W=40) 2.4 V
Vmax=Vbd 60 V
Vgsmax (フル・ライフタイム) 12 V
IDS (40/1.2, Vds=40 V, Vgs=5.0 V) 2250 µA/µm
Ron*W 17.6 kΩ*µm
Ron*面積 153 mΩ*mm²
40 V セルフアライン・フローティングNDMOS
Vt (W=40) 2.43 V
Vmax=Vbd 40 V
Vgsmax (フル・ライフタイム) 12 V
IDS (40/1.2, Vds=25 V, Vgs=5.0 V) 2200 µA/µm
Ron*W 11.6 kΩ*µm
Ron*面積 87 mΩ*mm²
90 V PDMOS
Vt (W=40) -1.13 V
Vmax=Vbd -100 V
|Vgsmax| (フル・ライフタイム) 12 V
IDS (40/4, Vds=-40 V, Vgs=-4.0 V) 980 µA/µm
Ron*W 77 kΩ*µm
Ron*面積 1050 mΩ*mm²
75 V PDMOS
Vt (W=40) -1.13 V
Vmax=Vbd -75 V
|Vgsmax| (フル・ライフタイム) 12 V
IDS (40/3.4, Vds=-40 V, Vgs=-4.0 V) 1125 µA/µm
Ron*W 59 kΩ*µm
Ron*面積 596 mΩ*mm²
40 V PDMOS
Vt (W=40) -1.13 V
Vmax=Vbd -40 V
|Vgsmax| (フル・ライフタイム) 12 V
IDS (40/3.2, Vds=-25 V, Vgs=-4.0 V) 1175 µA/µm
Ron*W 45 kΩ*µm
Ron*面積 380 mΩ*mm²
100 V デプリーテッドPDMOS
Vmax=Vbd -100 V
|Vgsmax| (フル・ライフタイム) 5.5 V
IDS (40/3, Vds=-40 V, Vgs=0 V) 180 µA/µm
60 V 電源キットNDMOS (スイッチング・アプリケーションに最適化)
Vt (W=40) 2.45 V
Vmax=Vbd 60 V
Vgsmax (フル・ライフタイム) 12 V
IDS (40/1.2, Vds=25 V, Vgs=5.0 V) 2200 µA/µm
Ron*W 18 kΩ*µm
Ron*面積 115 mΩ*mm²
40 V 電源キットNDMOS (スイッチング・アプリケーションに最適化)
Vt (W=40) 2.45 V
Vmax=Vbd 40 V
Vgsmax (フル・ライフタイム) 12 V
IDS (40/1.2, Vds=25 V, Vgs=5.0 V) 2350 µA/µm
Ron*W 11.3 kΩ*µm
Ron*面積 65 mΩ*mm²

ライブラリ

デジタル・デザイン
スタンダード・セル・コア・ライブラリ
pn sum: 5.7 µm
2入力NAND(na21)の面積: 207 µm²
ゲート密度(na21 @ 100%利用率): 4.831 k ゲート/mm²
スキャン・フロップ密度(スキャン・フロップ@ 100%利用率): 0.5574 k ff/mm²
平均電力(@ 5.0 V): 2.32 µW/MHz/ゲート

CADツールの互換性

デジタル・デザイン
Synopsys Design Compiler
Cadence Verilog

アナログ・デザイン
Cadence DFII (4.4.6)
Spectre

配置・配線
Synopsys Apollo
Cadence Silicon Ensemble

物理的検証
Mentor Calibre

詳細については、www.onsemi.jpに掲載されている販売代理店にご連絡ください。