3.3 V / 5.0 V ECL ÷·2/4、÷·4/5/6 クロック・ジェネレータ・チップ

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Overview

MC10/100EP139 は低スキュー 2/4 分割、4/5/6 分割クロック生成チップで、低スキュー・クロック生成アプリケーション向けに明示的に設計されています。この内部ディバイダは互いに同期するため、コモン出力端はすべて高精度に整合されます。このデバイスは差動またはシングルエンド ECL で駆動できます。正電源を使用する場合、LVPECL 入力信号でも駆動できます。さらに、VBB 出力を使用すると、正弦波源をこのデバイスに AC 結合させることができます。シングルエンド入力を使用する場合、VBB 出力を CLKbar 入力に接続し、0.01 uF キャパシタを介してグランドへバイパスしてください。コモン・イネーブル (ENbar) は、内部クロックがすでに LOW 状態の時にのみ内部ディバイダが有効化/無効化されるように同期します。これにより、デバイスが有効化/無効化される時、非同期制御により発生する可能性のあるラント・クロック・パルスが内部クロックで生成されないようにします。内部イネーブル・フリップフロップは入力クロックの立下りエッジでクロックされるため、すべての関連する仕様限界はクロック入力の負エッジにリファレンスされます。スタートアップ時、内部フリップフロップはランダム状態に達するため、システムで複数の EP139 を使用している場合、同期を確保するためマスタ・リセット (MR) 入力をアサートする必要があります。EP139 を 1 つだけ使用しているシステムの場合、内部ディバイダ設計により、単一デバイスの出力 2/4 分割と 4/5/6 分割の間で同期を確保するため、MR ピンを用いる必要はありません。適切な動作を保証するため、すべての VCC および VEE ピンは電源の外部に接続する必要があります。100 シリーズには温度補償があります。

  • Low-Clock Skew Generation
  • Maximum Frequency >1.0 GHz Typical
  • 50ps Output-to-Output Skew
  • PECL Mode Operating Range: VCC=3.0 V to 5.5 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -3.0 V to -5.5 V
  • Open Input Default State
  • Safety Clamp on Inputs
  • Synchronous Enable/Disable
  • Master Reset for Synchronization of Multiple Chips
  • VBB Output
  • Pb-Free Packages are Available

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Output Level

VCC Typ (V)

fMax Typ (MHz)

tpd Typ (ns)

tR & tF Max (ps)

Reference Price

MC100EP139DTG

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CAD Model

Pb

A

H

P

TSSOP-20

1

260

TUBE

75

Y

Divider

ECL

ECL

5

1000

0.75

250

Price N/A

More Details

MC100EP139DTR2G

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Active

CAD Model

Pb

A

H

P

TSSOP-20

1

260

REEL

2500

Y

Divider

ECL

ECL

5

1000

0.75

250

Price N/A

More Details

MC100EP139DWG

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Active

CAD Model

Pb

A

H

P

SOIC-20W

3

260

TUBE

38

Y

Divider

ECL

ECL

5

1000

0.75

250

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