Drivers & Fanout Buffers | MC100LVEP210

クロック・ドライバ、1

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MC100LVEP210 は、低スキュー 1:5 デュアル差動ドライバで、クロック分散を念頭に置いて設計されています。ECL/PECL 入力信号は、VBB 出力が使用されている場合、差動またはシングルエンドのどちらかです。信号は 5 つの同一の差動出力にファンアウトされます。EP210 が PECL モードで動作している場合、HSTL 入力を使用できます。LVEP210 は、特に低出力間スキューを保証します。最適な設計、レイアウト、処理により、デバイス内およびデバイス間でのスキューが最小限に抑えられます。確実に厳密なスキュー使用を実現するため、使用されている出力が 1 個でも両側の差動出力を等しく 50 Ω に終端させる必要があります。出力ペアが使用されていない場合、スキューに影響を与えずに両出力をオープンのままにできます (終端しません)。MC100LVEP210 は、他のほとんどの ECL デバイスと同様に、PECL モードで正の VCC 電源から動作できます。これにより、LVEP210 を使用して、+ 3.3 V または +2.5 V システムで高性能なクロック分配を行うことができます。シングルエンド CLK 入力動作は、PECL モードでは VCC ≤ 3.0 V に、ECL モードでは VEE ≤ -3.0 V に制限されます。設計者は、LVEP210 の性能を利用して、低スキュー・クロックをバックプレーンまたはボード全体に分散できます。PECL 環境では、追加の電源を必要としないため、通常、シリーズまたはテブナン・ライン終端が使用されます。PECL の使用に関する詳細については、設計者はアプリケーション・ノート AN1406/D を参照してください。

  • 85 ps Typical Device-to-Device Skew
  • 20 ps Typical Output-to-Output Skew
  • VBBOutput
  • Jitter Less than 1 ps RMS
  • 350 ps Typical Propagation Delay
  • Maximum Frequency >3 Ghz
  • The 100 Series Contains Temperature Compensation
  • PECL and HSTL Mode Operating Range: VCC = 2.375 V to 3.8 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -2.375 V to -3.8 V
  • Open Input Default State
  • LVDS Input Compatible

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tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

Reference Price

MC100LVEP210FAG

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CAD Model

Pb

A

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LQFP-32

561AB

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260

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250

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2

1:5

LVDS

ECL

3.3

0.207

25

0.35

250

3000

-

Price N/A

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MC100LVEP210FARG

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REEL

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