Drivers & Fanout Buffers | NB100LVEP222

クロック / データ・ファンアウト・バッファ、2

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NB100LVEP222 は、低スキュー 2:1:15 差動 div 1/div 2 ECL ファンアウト・バッファで、クロック分散を念頭に置いて設計されています。LVECL/LVPECL 入力信号ペアは、差動構成またはシングルエンド (使用されていないペアの入力にバイパスおよび接続された VBB 出力リファレンス付き) で使用できます。2 つの完全差動クロック入力のどちらかを選択できます。入力周波数の 1X または 1/2X をファンアウトするように、2、3、4、6 差動ペアのうち、いずれか 4 つの出力バンクを個別に構成できます。出力バンクが div 1 モードで構成されていると、データも分配できます。LVEP222 は、特に低出力間スキューを保証します。最適な設計、レイアウト、処理により、デバイス内およびロット間でのスキューが最小限に抑えられます。このデバイスは、さらなる高速化とスキューの低減化を実現した MC100LVE222 の改良版です。FSEL ピンおよび CLK_Sel ピンは非同期制御入力です。変更により、任意の 1/2X 出力を再同期するために MR パルスを必要とする不確定出力状態を起こす可能性があります (図 4 参照)。使用されていない出力ペアは、電力とスイッチング・ノイズを低減するため、終端させない (オープンのまま) でおいてください。NB100LVEP222 は、他のほとんどの ECL デバイスと同様に、LVPECL モードで正の VCC/VCC0 電源から動作できます。これにより、LVEP222 を使用して、2.5/3.3 V システムで高性能なクロック分配を行うことができます。PECL 環境では、追加の電源を必要としないため、通常、シリーズまたはテブナン・ライン終端が使用されます。PECL を使用する詳細について、設計者はアプリケーション・ノート AN1406/D を参照してください。SPICE モデルの詳細については、アプリケーション・ノート AN1560/D を参照してください。内部生成電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド LVPECL 入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB が AC 結合入力を再バイアスすることもできます。使用する場合は、0.01 uF キャパシタを介して VBB と VCC/VCC0 の結合を解除し、電流のソースまたはシンクを 0.5 mA に制限します。使用しない場合は、VBB は必ずオープンのままにします。

  • Clock Distribution
  • 20 ps Output-to-Output Skew
  • 85 ps Part-to-Part Skew
  • Selectable 1x or 1/2x Frequency Outputs
  • LVPECL Mode Operating Range: VCC= 2.375 V to 3.8 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -2.375 V to -3.8 V
  • Internal Input Pulldown Resistors
  • Performance Upgrade to ON Semiconductor's MC100LVE222
  • VBB Output

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Input / Output Ratio

Input Level

Output Level

VCC Typ (V)

tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

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NB100LVEP222MNG

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Pb

A

H

P

QFN-52

485M

2

260

JTRAY

260

Y

Buffer

1

2:1:15

LVDS

ECL

3.3

1

20

0.9

300

1000

-

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