feedback
このページの評価をお願いします
サポート情報をお探しですか?

チップセットの感受性

CMOSテクノロジにおけるnMOSの技術革新

変更点 導入理由 ESDへの影響
浅い接合 チャネル長の短いトランジスタの実現 ESDイベント時の電流密度の増加
低ドープ・ドレイン(LDD) ホットキャリアによるトランジスタ劣化の低減 本来備わっている高電流能力を提供する寄生バイポーラ・トランジスタの性能低下
接合のシリサイド化 トランジスタの直列抵抗の低減 nMOSドレインでのバラスト抵抗の除去、寄生バイポーラ・トランジスタの高電流搬送能力の低下
ゲート酸化膜の薄膜化 トランジスタ性能の改善 酸化膜ダメージが生じる電圧の低下

Operating voltage for advanced ICs from the International Technology Roadmap for Semiconductors - Graph

*国際半導体技術ロードマップでの先端ICの動作電圧

外部ESD保護が必要な理由

Why External ESD Protection is Needed - Graph

*画像はESD AssociationのWhite Paper II「Trends in Semiconductor Technology and ESD Testing」© ESDAから出典

トレンド:高速データ・レートのサポートのためにチップセット形状を縮小
結果:チップセットがよりESD電圧に敏感になっている - 酸化膜のVbr低下

詳細については、オン・セミコンダクターのアプリケーション・ノート『Trends in Integrated Circuits that Affect ESD Protection Requirements(ESD保護要件に影響を与える集積回路におけるトレンド)』(英語)を参照してください。

クランピング電圧要件 対 性能

Clamping Voltage Requirements vs. Performance - Graph

Your request has been submitted for approval.
Please allow 2-5 business days for a response.
You will receive an email when your request is approved.
Request for this document already exists and is waiting for approval.