Small Signal MOSFETs | FDC6302P

デュアル P チャネル、デジタル FET -25V、-0.12A、10Ω

Obsolete

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Overview

これらのデュアル P チャネル・ロジックレベル・エンハンスメントモード電界効果トランジスタは、独自の高セル密度の DMOS 技術を使用して製造されています。この非常に高密度のプロセスは、特にオン抵抗を最小化するよう構成されています。このデバイスは、ロード・スイッチング・アプリケーションのデジタル・トランジスタの代替として、特に低電圧アプリケーション向けに設計されています。バイアス抵抗は必要ないため、この 1 個の P チャネル FET が、IMBxA シリーズのような各種バイアス抵抗のいくつものデジタル・トランジスタに取って代わることができます。

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  • -25V、-0.12A 継続、-0.5 A波高値
  • RDS(ON)=13Ω@VGS=-2.7V
  • RDS(ON)=10Ω@VGS=-4.5V
  • 非常に低いレベルのゲートドライブ要件によって、3V回路で直接操作が可能。 VGS(th) < 1.5V
  • ESD堅牢性のためのゲートソースツェナー >6kV人体モデル。
  • 複数のNPNデジタルトランジスター（IMHxAシリーズ）を1つのDMO FETに置き換えます。

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Case Outline

MSL Type

MSL Temp (°C)

Container Type

Container Qty.

ON Target

Channel Polarity

Silicon Family

Package Name

Type

Gate Level

Wide SOA Mosfets

Configuration

OPN in older Technology

V(BR)DSS Min (V)

RDS(on) Max @ VGS = 10 V (mΩ)

VGS Max (V)

Vgs(th) Max (V)

Id Max (A)

PD Max (W)

RDS(on) Max @ VGS = 2.5 V (mΩ)

RDS(on) Max @ VGS = 4.5 V (mΩ)

Qg Typ @ VGS = 4.5 V (nC)

Qg Typ @ VGS = 10 V (nC)

Ciss Typ (pF)

Qgd Typ @ VGS = 4.5 V (nC)

Qrr Typ (nC)

Coss Typ (pF)

Crss Typ (pF)

Reference Price

FDC6302P

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Dual

0

-25

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-8

-1.5

-0.12

0.9

NA

Q1=Q2=13000

1.1

0.22

NA

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-

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信頼性データ

Die Related Summary Data

Device: FDC6302P

Equivalent to wafer fab process: TP

製品技術

製品技術

等価デバイス時間

MTBF/MTTF (時間)

FITS

TP

8

738717284

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Data is based on the following assumptions.

Note: The temperature and confidence level may be adjusted to your requirements.

Disclaimer: A reliability FIT rate calculated using this tool shall not be used for any functional safety purpose. In case a raw FIT rate needs to be estimated for a component which is targeted to be used in a safety critical application (i.e. compliant to ISO 26262 standard) it should be calculated according to generic safety standards (IEC62380, IEC61709, SN29500, FIDES, etc.)

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