Drivers & Fanout Buffers | MC100EP14

クロック・ドライバ、1

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MC100EP14 は、低スキュー 1:5 差動ドライバで、クロック分散を念頭に置いて設計され、2 つのクロック・ソースを 1 つの入力マルチプレクサで 受け付けます。ECL/PECL 入力信号は、差動またはシングル・エンド (VBB 出力が使用されている場合) のどちらかです。LVEP14 が PECL 状態で動作している場合、HSTL 入力を使用できます。EP14 は、特に低出力間スキューを保証します。最適な設計、レイアウト、処理により、デバイス内およびデバイス間でのスキューが最小限に抑えられます。確実に厳密なスキュー使用を実現するため、使用されている出力が 1 個でも両側の差動出力を終端する必要があります。出力ペアが使用されていない場合、スキューに影響を与えずに両出力をオープンのままにできます (終端しません)。共通イネーブル (ENbar) は同期になり、出力は LOW 状態で有効化/無効化されます。これにより、デバイスが有効化/無効化される時、非同期制御により発生する可能性のあるラント・クロック・パルスを防ぎます。内部イフリップフロップは入力クロックの立下りエッジでロックされるため、すべての関連する仕様限界はクロック入力の負エッジにリファレンスされます。内部的に生成された電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB が AC 結合入力を再バイアスすることもあります。使用しているときは、0.01 uF キャパシタ経由で VBB と VCC の結合を解除し、電流のソースまたはシンクを 0.5 mA に制限します。使用していないときは、VBB は必ずオープンのままにします。

  • 400 ps Typical Propagation Delay
  • 100 ps Device-to-Device Skew
  • 25 ps Within Device Skew
  • Maximum Frequency > 2 GHz Typical
  • The 100 Series Contains Temperature Compensation
  • PECL and HSTL Mode: VCC = 3.0 V to 5.5 V with VEE = 0 V
  • NECL Mode: VCC = 0 V with VEE = -3.0 V to -5.5 V
  • Open Input Default State

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Input Level

Output Level

VCC Typ (V)

tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

Reference Price

MC100EP14DTG

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Active

CAD Model

Pb

A

H

P

TSSOP-20

9.48

1

260

TUBE

75

N

Buffer

1

2:1:5

LVDS

ECL

5

0.2

35

0.375

205

2000

-

Price N/A

More Details

MC100EP14DTR2G

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Active

CAD Model

Pb

A

H

P

TSSOP-20

9.48

1

260

REEL

2500

N

Buffer

1

2:1:5

LVDS

ECL

5

0.2

35

0.375

205

2000

-

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