Drivers & Fanout Buffers | NB4N111K

クロック・ファンアウト・バッファ、1

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NB4N111K は差動入力クロック 1/10 HCSL ファンアウト・バッファで、超低伝播遅延変動向けに最適化されています。NB4N111K は、FBDIMM アプリケーションの HCSL クロック分散を念頭に置いて設計されています。入力は差動 LVPECL、CML、または LVDS レベルを受け付けることができます。シングルエンドの LVPECL、CML、LVCMOS または LVTTL レベルは、適切な VREFAC 電源で受け付けられます (図 5、10、11、12、および 13 参照)。クロック入力ピンは内部 50 ohm オンダイ終端抵抗が搭載されています。

  • HCSL FBDIMM Memory CLOCK buffer
  • General High Performance HCSL Fanout buffer
  • Clock Distribution
  • PCIe I, II, II
  • Networking
  • High End Computing

  • Servers
  • Routers
  • FBDIMM Memory Card

  • Typical Input Clock Frequencies: 100, 133, 166, 200, 266, 333, and400 MHz
  • 340 ps Typical Rise and Fall Times
  • 800 ps Typical Propagation Delay
  • delta tpd 100 ps Maximum Propagation Delay Variation Per Each Differential Pair
  • <1 ps RMS Additive Clock jitter
  • Operating Range: VCC = 3.0 V to 3.6 V with VEE = 0 V
  • Differential HCSL Output Level

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Input / Output Ratio

Input Level

Output Level

VCC Typ (V)

tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

Reference Price

NB4N111KMNR4G

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CAD Model

Pb

A

H

P

QFN-32

488AM

1

260

REEL

1000

Y

Buffer

1

1:10

CML

ECL

LVDS

HCSL

3.3

1

100

0.8

700

400

-

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信頼性データ

Die Related Summary Data

Device: NB4N111KMNR4G

Equivalent to wafer fab process: CMOS SUB

製品技術

製品技術

等価デバイス時間

MTBF/MTTF (時間)

FITS

CMOS SUB

2

920154574

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Re-calculate Data

Data is based on the following assumptions.

Note: The temperature and confidence level may be adjusted to your requirements.

Disclaimer: A reliability FIT rate calculated using this tool shall not be used for any functional safety purpose. In case a raw FIT rate needs to be estimated for a component which is targeted to be used in a safety critical application (i.e. compliant to ISO 26262 standard) it should be calculated according to generic safety standards (IEC62380, IEC61709, SN29500, FIDES, etc.)

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