Skew Management | MC100EP195

3.3 V ECL プログラマブル遅延チップ

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NECL/PECL 入力遷移。遅延セクションは、データ・シートの論理図に示すように、プログラム可能なゲートとマルチプレクサのマトリックスで構成されています。EP195 の遅延増分には、デジタルで選択可能な約 10 ps の分解能と最大 10.2 ns の範囲があります。必要な遅延は、10 個のデータ選択入力 D(0:9) によって選択されます。これらはラッチ・イネーブル (LEN) 制御のハイ信号によってチップにラッチされます。MC10/100EP195 は、主にクロックのスキュー調整とタイミング調整用に設計されたプログラマブル遅延チップ (PDC) です。差動の可変遅延を提供します。D0 (LSB) からD9 (MSB) に相関するタップ数を変化させるためのおおよその遅延値がデータ・シートに示されています。EP195 は一連のマルチプレクサを使用して設計されているため、2.2 ns の最小遅延が固定されています。複数の PDC をカスケード接続してプログラム可能な範囲を広げるために、追加のピン D10 が用意されています。カスケード・ロジックにより、複数の PDC を完全に制御できます。選択入力ピン D0 〜 D10 は、CMOS、ECL、または TTL レベル信号の VEF (ピン 7) と VCF (ピン 8) 間の相互接続の組み合わせによって閾値制御できます。CMOS 入力レベルの場合、VCF と VEF を開いたままにします。ECL 操作の場合、VCF と VEF を短絡します (ピン 7 および 8)。TTL レベルの操作では、1.5 V の電源リファレンスを VCF に接続し、VEF ピンを開いたままにします。VCF ピンへの 1.5 V リファレンス電圧は、それぞれ 3.3 V または 5.0 V 電源の VCF と VEE の間に 1.5k Ω または 500 Ω の抵抗を配置することで実現できます。内部的に生成された電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB が AC 結合入力を再バイアスすることもあります。使用しているときは、0.01 uF キャパシタ経由で VBB と VCC の結合を解除し、電流のソースを制限します。

  • Automated Test Equipement (ATE)
  • General Purpose Data and Clock Interface

  • Maximum Frequency > 1.2 Ghz Typical
  • Programmable Range: 2.2 ns to 12.2 ns
  • 10 ps Increments
  • PECL Mode Operating Range: VCC = 3.0 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -3.0 V
  • Open Input Default State
  • Safety Clamp on Inputs
  • A Logic High on the ENbar Pin Will Force Q to Logic Low
  • D[0:10] Can Accept Either ECL, CMOS, or TTL Inputs.
  • VBB Output Reference Voltage
  • Pb-Free Packages are Available

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Output Level

VCC Typ (V)

fMax Typ (MHz)

td(prog) Min (ns)

td(prog) Max (ns)

td(step) Typ (ps)

tJitter Typ (ps)

tR & tF Max (ps)

Reference Price

MC100EP195FAG

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CAD Model

Pb

A

H

P

LQFP-32

561AB

2

260

JTRAY

250

Y

CML

ECL

ECL

3.3

1200

7.85

10.95

14

1.16

200

Price N/A

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MC100EP195FAR2G

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CAD Model

Pb

A

H

P

LQFP-32

561AB

2

260

REEL

2000

Y

CML

ECL

ECL

3.3

1200

7.85

10.95

14

1.16

200

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Device: MC100EP195FAG

Equivalent to wafer fab process: MOSAIC

製品技術

製品技術

等価デバイス時間

MTBF/MTTF (時間)

FITS

MOSAIC

0

476668904

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Data is based on the following assumptions.

Note: The temperature and confidence level may be adjusted to your requirements.

Disclaimer: A reliability FIT rate calculated using this tool shall not be used for any functional safety purpose. In case a raw FIT rate needs to be estimated for a component which is targeted to be used in a safety critical application (i.e. compliant to ISO 26262 standard) it should be calculated according to generic safety standards (IEC62380, IEC61709, SN29500, FIDES, etc.)

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