PCIe 用の 3.3 V 100/133 MHz 差動 1

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Overview

NB3N1900K 差動ブロック・バッファは、PCIe 準拠のソース・クロック・シンセサイザと連携し、複数のエージェントにポイント間クロックを提供するように設計されています。このデバイスは、Intel® QuickPath インターコネクト (Intel QPI & UPI)、PCIe Gen1、Gen2、Gen3、Gen4 のリファレンス・クロックを配信できます。NB3N1900K 内部 PLL は、100 MHz および 133 MHz 高周波動作をサポートするように最適化されています。NB3N1900K は HCSL 出力レベルをサポートします。

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  • Consumer
  • PCIe Gen 1, Gen 2, Gen 3, Gen 4
  • Desktop
  • Notebook
  • Switchers/Routers
  • Servers
  • Set Top Box
  • Automated Test Equipment
  • Fixed Feedback Path for Lowest Input−to−Output Delay
  • Eight Dedicated OE# Pins for Hardware Control of Outputs
  • PLL Bypass Configurable for PLL or Fanout Operation
  • Selectable PLL Bandwidth
  • Spread Spectrum Compatible: Tracks Input Clock Spreading for LowEMI
  • SMBus Programmable Configurations
  • 100 MHz and 133 MHz PLL Mode to Meet the Next Generation PCIe Gen2 / Gen 3 /Gen 4 and Intel QPI & UPI Phase Jitter
  • 2 Tri−Level Addresses Selection (Nine SMBUS Addresses)
  • Cycle−to−Cycle Jitter: < 50 ps
  • Output−to−Output Skew: < 65 ps
  • Input−to−Output Delay: Fixed at 0 ps
  • Input−to−Output Delay Variation: < 50 ps
  • Phase Jitter: PCIe Gen3 < 1 ps rms
  • Phase Jitter: PCIe Gen4 < 0.5 ps rms
  • Phase Jitter: QPI 9.6GB/s < 0.2 ps rms
  • QFN 72−pin Package, 10 mm x 10 mm
  • These are Pb−Free Devices

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MSL Temp (°C)

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Output Level

Outputs Per Channel

VDD Typ (V)

tskew(O-O) Max (ps)

F Max (MHz)

tJitter Max (ps)

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NB3N1900KMNG

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CAD Model

Pb

A

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P

QFN-72

3

260

JTRAY

168

Y

HCSL

HCSL

19

3.3

85

133.33

50

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NB3N1900KMNTWG

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Pb

A

H

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QFN-72

3

260

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HCSL

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