3.3 V ECL プログラマブル遅延チップ、FTUNE 搭載

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MC100EP196B は、主にクロックのスキュー調整とタイミング調整用に設計されたプログラマブル遅延チップ (PDC) です。差動 NECL/PECL 入力遷移の可変遅延を提供します。EP195 と同様のアーキテクチャで、FTUNE ピンを使用して遅延をさらに調整できる機能が追加されています。FTUNE 入力は、VCC から VEE までのアナログ電圧を取り、出力遅延を 0 〜 60 ps に微調整します。遅延セクションは、データシートの論理図 2 に示すようにプログラム可能なゲートとマルチプレクサのマトリクスで構成されています。EP196B の遅延増分には、デジタルで選択可能な 約 10 ps の分解能と最大 10.4 ns の範囲があります。必要な遅延は、10 個のデータ選択入力 D(0:9) によって選択され、LEN (ピン 10) によって制御されます。LEN は LOW レベルで D(9:0) でのリアルタイム遅延値の透過的な負荷モードが可能になります。LEN は LOW から HIGH への遷移で、D(10:0) の次の変化に対して示す電流値をロックして、ホールドします。D0 (LSB) からD9 (MSB) に相関するタップ数を変化させるためのおおよその遅延値が表 6 と図 3 に示されています。

  • Automated Test Equipment (ATE)
  • Maximum Input Clock Frequency >1.2 GHz Typical
  • Programmable Range: 0 ns to 10 ns
  • Delay Range: 2.2 ns to 12.4 ns
  • 10 ps Increments
  • Linearity 40 ps max
  • PECL Mode Operating Range:VCC = 3.0 V to 3.6 V with VEE = 0 V
  • NECL Mode Operating Range:VCC = 0 V with VEE = 3.0 V to 3.6 V
  • IN/INb Inputs Accept LVPECL, LVNECL, LVDS Levels
  • A Logic High on the ENb Pin Will Force Q to Logic Low
  • D10:0 Can Select Either LVPECL, LVCMOS, or LVTTL Input Levels
  • VBB Output Reference Voltage

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Output Level

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fMax Typ (MHz)

td(prog) Min (ns)

td(prog) Max (ns)

td(step) Typ (ps)

tJitter Typ (ps)

tR & tF Max (ps)

Reference Price

MC100EP196BFAG

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CAD Model

Pb

A

H

P

LQFP-32

2

260

JTRAY

250

N

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ECL

3.3

1200

8.95

12.11

11

2.6

210

$11.733

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MC100EP196BMNG

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Pb

A

H

P

QFN-32

2

260

TUBE

74

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LVDS

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3.3

1200

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12.11

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