位相-周波数ディテクタ、差動、ECL、3.3 V / 5.0 V

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Overview

MC100LVEL40 は、3 ステート位相周波数ディテクタで、ロックでの位相および周波数の差を最小限にする必要のある位相ロック・ループ・アプリケーションを意図しています。高度な設計によりディテクタのデッド・ゾーンを大幅に低減します。正しく動作させるため、R および V 入力の入力エッジ・レートは 5 ns 未満にしてください。3.3 V 電源と連携する設計です。リファレンス (R) 入力とフィードバック (FB) 入力の周波数および/または位相が同じでない場合、差動 UP (U)/DOWN (D) 出力により求まるパルス列を引いて統合すると、VCO の制御のためのエラー電圧が求まります。内部的に生成された電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB に AC 結合入力を再バイアスさせることもできます。使用する場合は、0.01 5F キャパシタを介して VBB と VCC の結合を解除し、電流のソースまたはシンクを 0.5 mA に制限します。使用しない場合、VBB は必ずオープンのままにします。アプリケーション情報については、AND8040/D、「位相ロック・ループの動作」を参照してください。100 シリーズには温度補償があります。

  • 250MHz Typical Bandwidth
  • ESD Protection: >2 KV HBM
  • PECL Mode Operating Range: VCC = 3.0 V to 5.5 V
    with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V
    with VEE = -3.0 V to -5.5 V
  • Internal Input Pulldown Resistors
  • Meets or Exceeds JEDEC Spec EIA/JESD78 IC Latchup Test
  • Flammability Rating: UL-94 code V-0 @ 1/8",
    Oxygen Index 28 to 34
  • Transistor Count = 356 devices
  • Pb-Free Packages are Available

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VCC Typ (V)

Transfer Gain Typ (mV/degree)

CMRR Max (V)

fToggle Max (MHz)

tpd Typ (ns)

tJitter Typ (ps)

tR & tF Max (ps)

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MC100LVEL40DWG

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Pb

A

H

P

SOIC-20W

3

260

TUBE

38

Y

LVDS

ECL

5

2

1.2

250

1.35

0.2

475

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