以前に、高速スイッチと破壊的シミュレーションのエコシステムと題する本シリーズのパート1で、オン・セミコンダクターのワイドバンドギャップ特有のエコシステムと、スケーラブルな物理モデルの概要を説明しました。本シリーズのパート2では、SiC（silicon carbide、炭化ケイ素）パワーMOSFETモデルのいくつかの特徴を紹介します。
次に、以下に示すモデルのいくつかの要素を紹介します。まず、キーチャネル領域について説明します。ここでは、よく知られているBerkeley BSIM3v3モデルを利用します。可能な限り、一から作り直さないように努めます。この場合、BSIMモデルがよく適しているMOSFETチャネルのモデル化を試みています。このモデルは、物理ベースであり、サブスレッショルド、弱い反転と強い反転による遷移を正確に捉えます。さらに、それは優れた速度を有し、特性の収束が複数のシミュレートされたプラットフォームにわたって広く利用可能です。
図1は、SiC MOSFETデバイスの典型的な断面図を示します。図2では、サブ回路モデルの概略バージョンを示します。
次に、EPI領域のポリオーバラップによって形成されるクリティカルゲート−ドレインキャパシタCGDを取り上げる必要があります。このキャパシタは、本質的に、非線形性の高い金属酸化膜半導体（MOS）キャパシタです。このキャパシタの空乏領域は、ドーピングプロファイル、pウェル間の距離dpw、およびエピタキシャル層の厚さを含むプロセスパラメータの複雑な依存性によって制御されます。これらの影響をすべて考慮に入れた物理ベースのモデルは、SPICEに依存しない行動アプローチで実装されます。後に、SPICEに依存しないアプローチが何を意味するかについて説明します。
断面から見ると、図3に示すように、チップのフロアプランのスケーラビリティの背後にある概念と構造をいくつか紹介しようと思います。灰色の領域がアクティブ領域です。青色の非アクティブ領域は、ダイエッジ、ゲートパッド、およびゲートランナーに関連付けられています。物理的形状に基づく導出は、スケーラビリティを達成するために必要とされる非アクティブ領域とアクティブ領域との間の分布を決定します。活性領域と非活性領域との間の境界領域に形成される寄生容量には細心の注意をはらっています。レイアウト内の寄生容量を無視し始めると、いつそれを止められるでしょうか？ごくわずかな容量すべてが結局は合計されて問題を生じます。この場合、スケーリングを達成することができません。私たちの考え方は、容量を取り残こさないことです。
SiC MOSFETは、1ナノ秒当たり約50～100ボルト程度の非常に速いdV/dtsと、1ナノ秒当たり約3～6アンペア程度のdI/dtsをサポートします。デバイス固有のゲート抵抗は重要であり、EMI対策に使用できます。図3の右側の設計は、ゲートランナーがより少なく、したがってRGがより高くなり、リンギングを制限するのに適しています。図3の左側の設計は、多くのゲートランナーがるため、RGがより低くなります。左側の設計は、高速スイッチングには適していますが、ゲートランナーがアクティブ領域を多く侵食するため、領域数あたりのRDSonが高くなります。
次回のブログをお楽しみに。SiC パワーMOSFETモデルの検証について説明します。
